用乘法器造句子，“乘法器”造句

透過量化的方法，乘法器的數量可以被大幅度減少成只使用加法器。

我們設計了一個16位高*能帶符號乘法器。

該乘法器的電容量可經電訊號連續調節，線*可調範圍大、具有穩定的乘積因子。

一種模擬乘法器電路[]，其具有基於輸入係數電壓的頻率響應調整。

在分析了疊接單元陣列乘法器的不足之處後，作者提出了並行處理乘法器的設想並提供了構造演算法。

前處理器主要有延遲單元、乘法器和窄帶濾波電路構成，可以從nrz資料中得到時鐘訊號。

若將半帶濾波器作為過渡帶補償設計方法中的原型濾波器，則能比最初的頻率響應掩蔽方法使用更少的乘法器。

因此，我們使用cordic演演算法配合最佳化設計使係數離散化，如此就不需要乘法器。

本文介紹一種實用的時分割乘法器的原理，由實測驗*準確度高、穩定*好等特點。

在FPGA乘法器資源相同的條件下，採用最優結構設計的接收機內部FIR濾波器階數比直接實現形式高了近4倍。

通過採用誤差的2次冪量化，乘法器複用以及流水線等優化技術，大大減少了均衡電路的硬體規模和功耗。

在電路實現上,採用倒置型濾波器的流水線結構實現對畫素資料的水平和垂直縮放處理,這樣不僅可以穩定地實現資料處理過程,同時還可以通過精簡乘法器和加法器來降低晶片成本,提高電路處理速度,實現0.5至4倍的縮放比。

兩個多位數乘積的計算，通常可用乘法器或累加器自動實現。

本發明公開了一種位流加法器及採用位流加法器的位流乘法器、鑑相器。

重點討論了其中的整數執行部件的設計，包括ALU、乘法器、桶式移位器、暫存器堆等重要執行部件。

討論了基於MOS電晶體亞閾值區特*的CMOS四象限模擬乘法器的設計。

傳統的乘法器的設計，在最終的乘積項求和時，常採用陣列相加或疊代相加的方法，不適用中小規模的微處理器的設計。

若將半帶濾波器作為過渡帶補償設計方法中的原型濾波器，則能比最初的頻率響應掩蔽方法使用更少的乘法器

但不斷提高的高*能運算需求使得高*能乘法器的設計和實現仍然是當前的熱門話題。

文章通過四位乘法器的例項詳細介紹了用vhdl語言設計數字系統的流程和方法，並通過*實現預定目的。

利用雙平衡模擬乘法器晶片MC設計了正交複用方案的收發終端，並完成了終端的硬體的具體實現。

本文敘述一種可變跨導脈衝乘法器。

本文給出一種任意多位的保留進位陣列乘法器的自動設計方法。

一種模擬乘法器電路，其具有基於輸入係數電壓的頻率響應調整

此壓縮器已作為一個壓縮模組，用在浮點乘法器的軟核設計中，得到了很好的結果。

數字濾波器的硬體實現的複雜*，主要地取決於乘法器，它也是決定濾波器*作速度的最重要的元件。

改革現行教育體制是當前的主要任務。本論文的主要任務是在並行乘法器的原版圖電路提取之後，對電路進行分塊整理，原理*。

乘法器將所述減法結果乘以十六進位制數‘10’，產生第一臨時變數；

乘法器採用改進的Booth演算法，簡化了部分積符號擴充套件，使用Wallace樹結構和壓縮器對部分積歸約。

電壓乘法器採用了三端輸入方式和等溫工作法式，以消除漏電影響和減小非平方律誤差。

該系統以訊號的相關檢測和數字化技術為基礎，採用了新研製的數控頻率合成訊號源、乘法器、同步積分器、移相器和儀用微機等由通用積體電路組成的新型實用網路。

圖24給出了一個簡單的模擬乘法器電路。

文中從理論及實驗兩方面研究基於OTA（運算跨導放大器）的模擬乘法器的電路實現。

優化下的並行乘法器比傳統的CSA陣列乘法器速度快，且延時小。

設計例項和理論分析都表明：並行處理技術將大大地提高疊接單元陣列乘法器的速度上限，而並行處理乘法器的硬體代價卻與改進前相當。

對不同編碼方式的乘法器，識別乘數和被乘數的結合順序。

該演算法使用了一種有效的表格查詢和拉格朗日乘法器對分搜尋辦法，能夠較快的收斂到最佳的功率點。

C IC濾波器的主要特點是，僅利用加法器、減法器和暫存器（無需乘法器），因此佔用資源少、實現簡單且速度高。

採用指定諧波消除脈寬調製技術的檢測電路不需模擬乘法器，引數調整方便。